Erciyes University - Info Package

Dersin Adı	Dersin Seviyesi	Dersin Kodu	Dersin Tipi	Dersin Dönemi	Yerel Kredi	AKTS Kredisi	Ders Bilgileri
PROGRAMLANABİLİR LOJİK ELEMANLARA GİRİŞ	Üçüncü Düzey	EM 326		5	3.00	3.00	Yazdır

Dersin Tanımı

Ön Koşul Dersleri	Yok
Eğitimin Dili	Türkçe
Koordinatör
Dersi Veren Öğretim Eleman(lar)ı	YRD.DOÇ. DR. AHMET TURAN ÖZDEMİR
Yardımcı Öğretim Eleman(lar)ı	Yok
Dersin Veriliş Şekli	Yüz yüze
Dersin Amacı	Modern sayısal devre tasarımı konusunda güncel donanım ve yazılım geliştirme araçları kullanarak, problem çözme ve uygulama becerilerinin oluşturulması.
Dersin Tanımı	-

Dersin İçeriği

1	Sayısal tasarım, VHDL, FPGA ve programlanabilir devre donanımları hakkında genel bilgilerin verilmesi.
2	Tasarımların gerçekleştirileceği donanım ve yazılımların tanımlanması. Bu ürünlere ulaşmanın yöntemlerinin tarif edilmesi.
3	İnternet ortamında online, kayıtlı, yazılı, görsel ve diğer teknik materyallere ulaşılması.
4	VHDL dil yapısı, tasarım akışı, sentez editörü ve kodlama.
5	Kod mimarisi, entity, lirary, architecture tanımlamaları.
6	Önceden tanımlı ve kullanıcı tanımlı veri tipleri, bit, boolean, integer, real, signed, unsigned, std_logic gibi...
7	Aritmetik ve lojik operatörler.
8	Paralel kodlama (concurrent code).
9	Sıralı kodlama (sequential code).
10	Sinyal ve değişken tanımlamaları ve kullanımı.
11	VHDL ile kodlama ve uygulama örnekleri.
12	Sentez editörünün kullanımı ve kodların sentezlenmesi.
13	Kod simülasyonu ile kodların doğruluğunun incelenmesi.
14	Kodların donanımlara yüklenerek devre gerçeklemesinin sağlanması.
15	-
16	-
17	-
18	-
19	-
20	-

Dersin Öğrenme Çıktıları

1	Güncel sayısal tasarım konusunda kullanılan gereç ve yöntemlerin tanıtılması.
2	Modern devre tasarımı için giriş seviyesinde yetkinliğe ulaşılması.
3	Kompleks donanım tasarımlarının geliştirilmesine imkan verecek yazılım ve donanım gereçlerinin kullanımı becerisinin verilmesi.
4	-
5	-
6	-
7	-
8	-
9	-
10	-

*Dersin Program Yeterliliklerine Katkı Seviyesi

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
Yıldızların sayısı 1’den (en az) 5’e (en fazla) kadar katkı seviyesini ifade eder

Planlanan Öğretim Faaliyetleri, Öğretme Metodları ve AKTS İş Yükü

	Sayısı	Süresi (saat)	Sayı*Süre (saat)
Yüz yüze eğitim	14	2	28
Sınıf dışı ders çalışma süresi (ön çalışma, pekiştirme)	14	2	28
Ödevler	0	0	0
Sunum / Seminer hazırlama	0	0	0
Kısa sınavlar	0	0	0
Ara sınavlara hazırlık	1	5	5
Ara sınavlar	1	2	2
Proje (Yarıyıl ödevi)	0	0	0
Laboratuvar	0	0	0
Arazi çalışması	0	0	0
Yarıyıl sonu sınavına hazırlık	1	5	5
Yarıyıl sonu sınavı	1	2	2
Araştırma	0	0	0
Toplam iş yükü			70
AKTS			3.00

Değerlendirme yöntemleri ve kriterler

Yarıyıl içi değerlendirme	Sayısı	Katkı Yüzdesi
Ara sınav	1	100
Kısa sınav	0	0
Ödev	0	0
Yarıyıl içi toplam		100
Yarıyıl içi değerlendirmelerin başarıya katkı oranı		40
Yarıyıl sonu sınavının başarıya katkı oranı		60
Genel toplam		100

Önerilen Veya Zorunlu Okuma Materyalleri

Ders kitabı	Circuit Design with VHDL, Volnei A. Pedroni, MIT Press, 2004
Yardımcı Kaynaklar	VHDL for Logic Synthesis, Andrew Rushton, Jonh Wiley & Sons, 2001 VHDL Design Representation and Synthesis, Prentice Hall, 2000

Ders İle İlgili Dosyalar